三星电子最新发布消息显示，该公司目前已经开发出首批采用TSV（through silicon VIA）技术生产的DRAM内存芯片堆叠封装产品，这将会有效提升内存芯片的速度，并且保持提及更小，功耗更低。

全新的晶圆级别堆叠封装技术（WSP，wafer level processed stacked package）由四片512MBIt DDR2 DRAM芯片颗粒组成，可以复合封装为容量高达2Gbit的高存储密度内存芯片。

借助TSV技术来处理2Gbit DRAM芯片的话，三星电子已经首次实现基于高阶WSP技术设计制造的4GB DIMM内存模组。三星电子的这项专利技术不仅可以有效降低整个内存芯片的封装尺寸，同时也可以提供更快的运作频率，并有效降低功耗。

对于当前的MCP多层芯片复合封装技术，内存芯片采用当前流行的集成电路类引线结合法（wire bonding）进行内部链接，这要求晶圆芯片内核垂直空间要预留10个微米的深度，同时也要求水平封装基板预留100个微米的空间给内核链接引线使用。

而相比之下，三星的WSP技术规格则采用微米级别的激光切割贯穿孔径设计，并直接通过垂直贯穿晶圆硅结构层，借助铜质填充引线链接内存芯片电路，而不再需要借助传统的引线链接方式贯通电路，也不需要额外预留过大的芯片内核内部空间，这项优势技术将可以为三星的DRAM芯片封装技术提供更为瘦身的引脚占用空间，芯片内核间距尺寸，并由此可以提供更为迷你稀薄的封装效果。

WSP技术中的TSV应该可以解释为构建于一层铝质构架，并有效避免因为架构层的重新分配而可能导致的性能衰减。由于DRAM堆叠封装结构过于复杂，因此对于首批推出采用WSP封装工艺的新DRAM芯片技术而言，确实是一项工艺要求非常困难的新技术，而三星同时还将会在NAND闪存核心上采用这项新技术。

这项新技术将会对于当前基于MCP多层复合封装，采用高速1.6Gbps带宽下一代内存芯片制造技术发展起到极大的影响，而当前采用传统内部互联封装技术的DRAM芯片将会因为技术落后而限制内存性能的发挥，三星最新推出的WSP技术则能够非常有效的解决这个难题。

另外，由于采用超薄的多层内核芯片堆叠封装技术，也可能导致难以解决的晶圆芯片内核物理扭曲张力，为在低尺寸规格，高密度的MCP多层芯片堆叠封装DRAM电路中解决这一难题，三星电子于去年发布的超薄晶圆制造专利技术，已经成功解决，并应用到用于提升超薄晶圆内核芯片切割工艺制程中。

更新的内存内核芯片封装工艺将会有效解决更高频率，更高存储密度等方面的方案要求，三星最新的芯片内核堆叠封装工艺设计正好复合当前飞速发展的高密度存储制造要求，而这一套全新的半导体芯片封装工艺至少可以支持到下一代的2010年电脑系统存储技术设计制造方面的发展要求。